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© Guido Kramann

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30 Echtzeitanwendungen auf Basis von HDL

30 (EN google-translate)

30 (PL google-translate)

  • 1 -- 20|03|2018 -- TUESDAY

Beschreibung eines FPGA und Einführung in VHDL

69_FPGA/01_Einfuehrung/

Umgang mit der Entwicklungsumgebung XSE

69_FPGA/02_Einrichtung/
69_FPGA/04_Getting_Started/
69_FPGA/21_XSE14/
  • 2 -- 27|03|2018 -- TUESDAY
69_FPGA/05_Beispiele
69_FPGA/06_Uebung
  • 3 -- 09|04|2018 -- TUESDAY

Version3: "Modularisierung" des Mustervergleichers

69_FPGA/05_Beispiele/03_Mustervergleich
69_FPGA/08_Synchronisieren
69_FPGA/10_Servo

Einführung zu PWM:

40_Mikrocontroller/04_PWM
Übung

nur Aufgabe 3:

69_FPGA/09_Uebung

... sowie die Aufgabe am Ende des Servo-Kapitels.

  • 4 -- 24|04|2018 -- TUESDAY

VHSL und UNISIM

69_FPGA/11_VHDL
69_FPGA/12_UNISIM
69_FPGA/13_LUT
Übung 0

Analysieren und testen Sie das nachfolgende Programm. Quelle:

Wählen Sie selber sinnvolle Hardware-Pin-Verknüpfungen in der ucf-Datei.

69_FPGA/13_LUT
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

library UNISIM;
use UNISIM.VComponents.all;

entity mustervergleich is
    Port ( A1 : in  STD_LOGIC;
           A0 : in  STD_LOGIC;
           B1 : in  STD_LOGIC;
           B0 : in  STD_LOGIC;
           C : out  STD_LOGIC);
end mustervergleich;

architecture Behavioral of mustervergleich is
begin
    LUT4_instanz : LUT4
        generic map ( INIT => "1000010000100001" )
        port map (O => C,I0 => A0,I1 => A1,I2 => B0,I3 => B1);
end Behavioral;

Code 30-1: Code.

Übung 1

Schreiben und testen Sie ein VHDL-Programm, bei dem ein 4-Bit Binärcode in einen 4-Bit-Gray-Code umgewandelt wird. Siehe z.B.

de.wikipedia.org/wiki/Gray-Code

a) Setzen Sie die Lösung ohne UNISIM um.

b) Setzen Sie die Lösung mit UNISIM um (Verwendung eines LUT-Elements).

Wählen Sie geeignete Ein- und Ausgänge.

Verwenden Sie LEDs für die Ausgabe.

c) Verwenden Sie Taster / Kabel für die Eimgabe.

d) Verwenden Sie einen Prozeß, der mit 1Hz "hochzählt" als Eingabe (vergl. 4-Bit-Vergleicher).

Übung 2

Bauen Sie einen 3-Bit-Vergleicher unter Verwendung von LUT-Elementen auf.

Übung 3

Üben Sie mit dem Operator & aus Kapitel:

69_FPGA/11_VHDL

Schreiben Sie dazu ein "rotierendes" Lauflicht.

  • 5 -- 08|05|2018 -- TUESDAY

Als Vorbereitung auf die Semester begleitende Klausur in elektronischer Form wird hier die erste von zwei Klausuren vom letzten Jahr angeboten.

Üben Sie sich darin, die Aufgaben in einfachen Textdateien zu entwerfen, damit es Ihnen beim E-Test dann leichter fällt Quelltext ohne Entwicklungsumgebung hin zu schreiben.

In den zweiten 90 Minuten des Unterrichts können Sie dann die vorgefertigten Projekte verwenden, um Ihren Code zu testen.

69_FPGA/30_day_by_day/material_uebungs_etest.zip
MUSTERLÖSUNG AUFGABE 1, GRUPPE A: 69_FPGA/30_day_by_day/Aufgabe1.zip
69_FPGA/30_day_by_day/Studentische_Musterloesung_Aufg2_Lucas_Riecke.zip
  • 6 -- 15|05|2018 -- TUESDAY

Einführung in Neuronale Netze mit Processing

  • Theorie zu Neuronalen Netzen:
67_Echtzeitsysteme/08_NeuronaleNetze

cognimem

www.cognimem.com/support/application-references/off-shore-fish-sorting/index.html

Einführung in Processing

78_Processing