kramann.info
© Guido Kramann

Plan 1 -- First Approach

(EN google-translate)

(PL google-translate)

Hier soll zunächst eine erste Idee praktisch umgesetzt werden, um ein neuronales Netz auf den nexys-video zu übertragen.

Im weiteren Verlauf des Semester sollen folgende Themen eine Rolle spielen:

Praktische Möglichkeiten finden, KI-Methoden auf ein FPGA-Board zu übertragen
Erschließen der Möglichkeiten des nexys-video
Wie machen es die anderen: Ein Blick in die Literatur zu diesem Thema KI auf FPGAs
Erweiterung der Theorie im Bereich KI, um geeignete Anwendungsfälle zu identifizieren
Zweite Semesterhälfte: Bearbeiten von Projektthemen in den Gruppen als Prüfungsleistung
Zu überlegen: Ergänzen seminaristischer Beiträge, die als Teilleistung angerechnet werden

Mit den bereits bisher verfügbaren Mitteln soll zunächst ein erster Versuch gestartet werden, ein "KI-System" auf das FPGA-Board zu übertragen.

Ansatz:

Implementierung einer Integer-basierten Variante eines Neuronalen Netzes mit Java
Belernen dieser Variante, um den Mustervergleicher aus der FPGA-LV umzusetzen
Implementieren eines VHDL-Quelltext-Generators
Übertragen des belernten Netzes auf das FPGA-Board

Vorübung 1:

Transkribieren Sie das Projekt Mustervergleich und blinkled passend zum nexys-video.

Das Vorgehen dabei wird vorab in der LV diskutiert.

69_FPGA/05_Beispiele/03_Mustervergleich

69_FPGA/05_Beispiele/01_Blinkende_LED

Vorübung 2:

Gehen Sie auf die im letzten Semester erarbeiteten Materialien zurück und implementieren Sie mit deren Hilfe zunächst ein Neuronales Netz (Perzeptron), das den Bitmustervergleich realisiert. Verwenden Sie Backpropagation. Oder "wiederbeleben" Sie ein vorhandenes Projekt:

79_Deep_Learning/01_day_by_day

Vorübung 3:

Wie Vorübung 2, aber verwenden Sie einen Genetischen Algorithmus zum Belernen.

Vorübung 4:

Wie Vorübung 3, aber versuchen Sie ein ebenso lauffähiges Netz zu erhalten, das aber mit diskreten Werten arbeitet. Machen Sie sich möglichst konkrete Gedanken über den notwendigen Zahlenbereich für die Variablen, um das FPGA-Design später ohne die Gefahr von Überläufen umsetzen zu können.